
面对摩尔定律逼近物理极限,华为于5月25日在国际电路与系统研讨会上,由半导体业务部总裁何庭波发表全新「韬(τ)定律」,成为中国企业首度在全球半导体领域提出引领产业发展的新原则。观察者网特别专访资深芯片专家、《晶片简史》作者汪波,深入拆解这项技术的内涵与挑战。
摩尔定律卡关:晶体管变快联机却变慢

汪波解释,过去业界主要靠「几何缩微」——把晶体管做小——来提升芯片性能。但问题来了:晶体管愈小、开关愈快,连接它们的导线却愈细、延迟反而拉长。早期延迟不严重,但随着晶体管密度每两年翻倍,內存读写速度被互连瓶颈拖累。韬定律就是为了解决这个时间延迟问题,在不依赖尺寸缩小的前提下,直接降低芯片、电路到系统层级的延迟。
汪波强调,时间与空间是一体两面。缩小尺寸本来就能让晶体管变快,也算是一种「时间缩微」;华为的「逻辑折叠」则是直接缩短信号传输路径,达到同样目的。韬定律与摩尔定律并不矛盾,而是互补。更贴近用户本质:大家在乎的是处理信息要花多少时间,不是用了几颗晶体管。这条新路径,甚至可在没有最先进光刻机的情况下,做出综合性能相当的芯片。
逻辑折叠vs. 3D堆叠:关键在「一开始就立体设计」

华为提出的「逻辑折叠」,与业界已有的3D堆叠封装看似相似,实则大不同。汪波指出,传统3D堆叠是先做好平面设计,再一层层叠起来;逻辑折叠则是一开始就把功能模块分布在3D空间,上下层垂直连动,关键路径更短、延迟更低。
这项创新不限于芯片层级,还包括系统层(减少电路板间延迟)与电路层(上下层电路模块互连)。其中电路层挑战最大,需要极细的互连线间距(可能小到1~2微米),对工艺与设计都是考验。但总体目标一致:在不缩小晶体管尺寸下,压低时间常数τ。
AI系统三大武器:统一总线、光互连、3D折叠

针对AI数据中心,华为提出三招减少数据传输延迟。汪波说明:
第一,统一总线(UB)。传统芯片间多种协议转换,每次转换都增加延迟;改用单一协议后,延迟可从数十微秒降至0.1微秒,降低500倍。
第二,高密度光互连节点引擎(Hi-ONE)。以光纤取代铜缆,铜缆慢、耗电又笨重;光互连不仅延迟低、功耗省,每个模块还可达8Tb/s传输速率。
第三,3D折叠。传统2.5D设计中,GPU变大,周边內存只能线性增加,形成瓶颈。3D折叠直接把內存堆叠在GPU上方,面积同步扩大,让计算与存储等速成长。
三大挑战:设计思维、EDA工具、散热良率

汪波点出韬定律推广的短长期挑战。首先,这是全新的设计方法学——工程师从一开始就要在三维空间布局,学校教的设计流程都得改。其次,现有EDA工具几十年才发展出全流程,要适配逻辑折叠,需要时间开发新工具。第三,良率与散热:上下层海量互连要求极高对齐精度(间距可能小于1微米),散热也需专属热管理。
不过汪波相信,华为应已在这些方面做了不少探索。
计算与存储重新靠拢可能重塑产业格局

何庭波在演讲中提到,AI时代正逆转过去计算与存储分离的趋势,两者重新走向紧密整合。汪波认为,华为的3D折叠正是让计算和存储在3D空间更紧凑堆叠,进一步缩短距离。未来产品可能在设计阶段就将两者有机融合,改变当前计算与存储厂商各自为政的产业结构。
华为论文预测,韬定律的微缩因子α依应用场景不同:移动设备约每年1.3倍,自驾系统约1.5倍,AI系统最高可达每年10倍。但物理限制终究存在,是否会像摩尔定律一样碰到墙?
韬定律的极限在哪?华为架构师:短期内看不到边界

汪波转述,华为技术专家在5月26日报告中被问到同样问题,对方回答:短期内还看不到逻辑折叠的边界,工程师的职责就是未来遇到障碍再解决。汪波举例,1970年代曾有人预估晶体管极限是150奈米,后来早已超越。这就像剥洋葱,极限会不断被重新定义。
面对美国制裁,华为这条新路径备受关注。汪波指出,现有芯片业高度依赖先进制造,即使有好创意也可能卡在产能与成本。韬定律重新凸显「设计」的价值,让创意不再被制程绑架,即使不用最先进设备,也能做出性能媲美高阶制程的芯片。设计与制造将达到新平衡,改变产业格局。
未来材料革命?三条路径:续缩、堆叠、新材料

华为论文设定目标:预计2031年,基于韬定律的高阶芯片晶体管密度可达1.4奈米制程同等水准;2035年AI系统硬件整合度成长100倍以上。汪波认为,这为国内发展高端EUV光刻机争取到9年左右的战略窗口。虽然EDA、散热等问题仍需逐一攻克,但这条新路径令人期待。
至于半导体是否可能出现如当年晶体管取代电子管的革命,汪波指出学术界已探索数十年。电子管无法缩微,才被晶体管取代。未来有三条路:第一条「延续摩尔」(More Moore)继续缩小尺寸,但红利递减;第二条「扩展摩尔」(More than Moore)靠堆叠提高密度;第三条「超越摩尔」(Beyond Moore)改用新材料,如碳奈米管或记忆电阻器。不过工业界短期仍倾向利用现有制程,只有前两条路走不通时,新材料才会成为主流。

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